Lattice alege FD-SOI și reproiectează FPGA-urile pentru viziunea încorporată și AI-ul de margine

Deși sunt bazate pe ram și, prin urmare, trebuie să pornească din memoria adiacentă, firma a găsit o modalitate de a permite ieșirile de cip activate, setate și stabile în termen de 3ms de la pornire - permițând utilizarea FPGA-urilor acolo unde stările de ieșire false trebuie să fie evitate, cum ar fi în controlul motorului, în loc de FPGA-uri pornite în mod tradițional mai rapid.

Numită CrossLink-NX, familia „a fost proiectată folosind noua platformă Lattice Nexus, care combină un proces de fabricație FD-SOI de 28 nm cu o nouă arhitectură de țesătură FPGA proiectată de Lattice optimizată pentru funcționarea cu putere redusă într-un factor de formă mică”, potrivit firmă.

„Este, de asemenea, susținut de o bibliotecă de software de proiectare, blocuri IP și proiecte de referință pentru aplicații”, a spus directorul Lattice de marketing Gordon Hands. „Acestea fac rapid pentru dezvoltatori să integreze FPGA CrossLink-NX în proiectele Edge noi sau existente.”

Printre modificările arhitecturale în comparație cu ofertele sale anterioare, și în special pentru procesarea AI, firma a crescut raportul de memorie la cel de 170 bit / logică - adăugând blocuri de memorie 0,5 Mbit alături de blocurile de 18kbit pe care le-a introdus în urmă cu ceva timp și memoria tradițională distribuită.

S-a inclus o rezistență de înaltă viteză întărită (non-FPGA) și IO programabilă rapidă, incluzând MIPI, PCIe și DDR3 pentru memorie, pentru a se potrivi aplicațiilor de viziune încorporate.

Hardened

• 8 benzi D-PHY la 2,5 Gbit / s
• o banda PCIe la 5 Gbit / s

Programabil rapid

• până la 12 MIPI D-PHY la 1,5 Gbit / s
• LVDS, subLVDS, SGMII
• DDR3 la 1.066Mbit / s
• până la 192 OI în total

Alături de IO și memorie sunt blocuri DSP și fie 17.000 sau 40.000 celule logice (tip LUT4), în funcție de dispozitiv (vezi tabelul).

Piesele inițiale sunt CrossLink-NX-17 și -40
Zăcămintele subliniază dimensiunea minimă a pachetului
* disponibil la lansare

Procesul de 28 nm FD-SOI a fost ales după „am vorbit cu sute de grupuri diferite de proiectare a produselor” în conformitate cu Hands, care a relevat că cele mai frecvente utilizări au fost probabilitatea de a fi în coms 5G, viziune încorporată, critică pentru siguranță, casă inteligentă, fabrică inteligentă și platforme bazate pe cloud.

Trecerea la FD-SOI - realizată în fabricile Samsung - aduce automat consumul redus de energie prin capacitatea redusă a parazitului, precum și alte două avantaje.

Primul este că controlul câmpului electric cu cip întreg este disponibil prin polarizarea substratului („back-biasing”) - care permite schimbarea vitezei dispozitivului pentru consumul de energie. Potrivit Hands, acesta este utilizat în timpul fabricării produsului și este disponibil pentru utilizatori (deși nu este la dispoziție - configurația dispozitivului trebuie reîncărcată după o schimbare de prejudecată).

În al doilea rând, rata de eroare moale este mult redusă, deoarece evenimentele de particule alfa și raze gamma din substratul de bază nu mai pot afecta canalele tranzistorului (vezi diagrama). „Rata de eroare moale este de până la 100 de ori mai mică decât în ​​FPGA similare, ceea ce o face o soluție convingătoare pentru aplicațiile critice ale misiunii, care trebuie să funcționeze în siguranță și în mod sigur. Dispozitivul inițial CrossLink-NX este conceput pentru a sprijini medii robust, găsite în aplicații de exterior, industriale și auto ”, potrivit Lattice, care pretinde 21,84 FIT (eșecuri în timp peste 1 miliard de ore).

În comparație cu IC-uri de siliciu în vrac, cipuri FD-SOI au volum mult mai mic (portocaliu) vulnerabil la erori moi

Se solicită un consum redus de energie la <40mW worst case in an 100kHz 85°C application and 75mW in a different 200MHz application.

Pentru a oferi o idee de capabilitate, versiunea de celule de 40k va fi capabilă atât de legare video cât și de procesare video, a spus Hands, adăugând că ar putea suporta mai multe afișaje.

Pornirea rapidă vine din utilizarea memoriilor quad SPI care rulează până la 150 MHz ca stocare de configurare non-volatilă.

Hands a explicat că, după ce a vorbit cu cinci vânzători de memorie SPI, Lattice a dezvoltat o schemă de sondare de tip power-up, care interoghează tabelele „SFDP” (parametrul serial flash descoperibil) în memorie. „Folosim capacitatea din jurul SFDP pentru a determina dacă memoria SPI este gata de a fi utilizată sau nu”, a spus el. FPGA apoi se încarcă și acționează asupra datelor de configurare IO - de aici cele 3ms până la IO stabil - și apoi se încarcă restul configurației pentru ca întregul FPGA să funcționeze așa cum este programat la mai puțin de 15ms de la pornire, susține el.

Placa de dezvoltare a senzorilor pentru CrossLink-NX

Pentru a merge împreună cu dispozitivele sale Nexus, Lattice și-a actualizat instrumentul de design Radiant la versiunea 2.0. „Pe lângă adăugarea de asistență pentru dispozitive cu densitate mai mare, precum familia FPGA CrossLink-NX, instrumentul de design actualizat oferă, de asemenea, noi funcții care îl fac mai rapid și mai ușor decât să dezvolte design-uri bazate pe Lattice FPGA”, potrivit companiei.

„Dezvoltatorii cu puțină sau fără experiență care lucrează cu FPGA ar trebui să fie capabili să utilizeze rapid caracteristicile automate ale Lattice Radiant”, a declarat managerul liniei de produse Roger Do. „Instrumentul îi conduce prin fluxul de proiectare de la crearea proiectării, la importarea IP, la implementare, la generarea de fluxuri de biți, la descărcarea fluxului de biți pe un FPGA."
Pentru dezvoltatorii FPGA cu experiență, a adăugat el, v2.0 permite un control mai granular asupra setărilor FPGA dacă sunt necesare optimizări specifice.

Funcțiile adăugate includ:

• Instrument de depanare on-chip pentru remedierea erorilor în timp real - comutatoarele virtuale sau LED-urile pot fi introduse în cod pentru a confirma viabilitatea. Setările blocului dur IP pot fi modificate.
• Analiză de sincronizare îmbunătățită pentru o planificare mai precisă a traseelor ​​și a traseelor ​​și a cronologiei ceasului pentru a evita congestia proiectării și problemele termice
• Editorul de modificări al ordinii (ECO) permite acum modificări incrementale ale unui proiect, fără a fi nevoie să recompilăm întreaga bază de date FPGA.
• Calculatorul „ieșire simultană a comutării” (SSO) analizează integritatea semnalului individual în apropierea altor pini.

În partea superioară a Radiant 2.0, există o bibliotecă de nuclee IP care includ interfețe MIPI D-PHY, PCIe, SGMII și OpenLDI și demo-uri pentru aplicații cu viziuni încorporate comune, cum ar fi agregarea senzorului de imagine 4: 1.

Pentru învățarea mașinii și utilizarea inteligenței artificiale, se pot folosi instrumentele SenseAI ale firmei.